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半導體生態系統構成高度複雜且相互關聯的框架，涵蓋推動半導體裝置設計、製造、分銷和應用的多元產業、技術和機構。該框架的一個組成部分——設計與智慧財產權 (IP) 提供商——經歷重大演進，已成為當代晶片研發不可或缺的要素。
隨著 20 世紀 80 年代電子設計自動化 (EDA) 工具的出現及 90 年代半導體 IP 產業的蓬勃發展，片上系統 (SoC) 設計對可複用 IP 模組的依賴日益加深。目前，80% 以上的 SoC 內容由複用 IP 組成，典型晶片整合超過 200 個 IP 模組。1
在半導體市場引入新技術面臨相當大的複雜性。生態系統夥伴（包括 IP 提供商和驗證 IP (VIP) 軟體供應商）的支持程度往往具有決定性意義，可能阻礙技術採用，也可能成為商業成功的催化劑。
美光與 Cadence 設計系統的策略合作，標誌著記憶體技術進步的重要里程碑。此次合作聚焦於將直接連結 ECC 協議 (DLEP) 功能嵌入 Cadence 最新的 LPDDR5/5X 記憶體控制器 IP、物理層 (PHY) IP 及驗證 IP (VIP)，從而顯著提升人工智慧、汽車和資料中心應用的系統效能。
使用標準 DRAM 的 ECC 資料傳輸與使用 DLEP 的 DRAM 的對比
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DLEP 在記憶體技術中的重要性
DLEP 是一項重大創新，旨在解決傳統線上糾錯碼 (ECC) 的固有限制。其作用對現代汽車中的高效能 AI 應用及高可靠性先進駕駛輔助系統 (ADAS) 尤為關鍵。DLEP 的核心優勢在於能夠回收大量本應分配給線上 ECC 負荷的有效載荷記憶體空間和頻寬。這種回收能力為提升系統效能和資源效率奠定了基礎。透過美光與 Cadence 的合作，這些增強功能得以充分實現。
DLEP 代表了一項重大創新，旨在解決傳統線上 ECC 相關的局限性。這項改進對汽車技術中需要高可靠性和卓越效能的應用至關重要，例如 AI 加速器和 ADAS 系統。
圖表顯示線上 ECC 與 DLEP 間 15% 至 25% 的頻寬提升
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DLEP 的主要優勢之一在於能恢復大量有效載荷記憶體空間——至少增加 6% 的可定址記憶體空間和頻寬，實現 15% 至 25% 的頻寬提升，而這些資源原本會因線上 ECC 的效能損耗而喪失。此恢復轉化為系統效能和效率的提升，在記憶體管理方面實現約 10% 的功耗降低（以每位元皮焦耳為單位）。2美光與 Cadence 的合作確保了這些優勢的最大化。
整合與驗證的策略合作
美光先進的 DLEP 功能已無縫整合到 Cadence 的 LPDDR5/5X IP 組合和 VIP 工具套件中。該整合旨在最佳化複雜 SoC 設計的驗證程序，使 DLEP 技術能夠有效部署於各類應用場景。VIP 解決方案對驗證新興記憶體技術的運作和效能至關重要。美光與 Cadence 的強強聯合確保 DLEP 的採用為記憶體技術設定新標準。
Cadence 的 VIP 工具集提供關鍵優勢，如全面驗證複雜 SoC 架構、提升驗證精度、加速產品上市、降低成本，以及協議合規性評估和自動測試生成等先進功能，所有這些功能都有助於可靠、高效地部署新的記憶體解決方案。Cadence 的 LPDDR5X VIP 記憶體模型3 支援 DLEP 功能，可實現對用於儲存 ECC 的附加記憶體元件的除錯訪問，允許在讀取／寫入過程中即時回調覆蓋位元值，並在啟用 DLEP 時檢測禁止模式。
這種整合方法有助於實現 DLEP 技術的優勢，為次世代解決方案提供支撐。
DLEP 在 AI 和汽車領域的優勢
將 DLEP 整合到記憶體架構中，可為 AI、汽車產業及其他追求增強可靠性、卓越效能、資料完整性和更高能源效率的產業帶來顯著效益，這些優勢共同延長關鍵任務系統的運行壽命。此外，這些技術進步有助於降低成本，擴大 DLEP 技術的價值主張。
推進 DLEP 發展
Cadence 與美光的合作正加速 DLEP 的普及，使系統設計者在滿足嚴格功能安全要求的同時，實現更高頻寬、更優記憶體利用率和更低功耗。透過將 DLEP 整合到 Cadence 的 LPDDR5/5X 控制器、PHY IP 和 VIP 中，工程師可受益於經過矽驗證的穩健解決方案，從而簡化驗證並加快產品上市。隨著資料密集型和安全關鍵型工作負載持續增長，Cadence 和美光的合作為汽車、AI 等領域提供可靠、高效的記憶體效能。
